PCB設(shè)計(jì)前的準(zhǔn)備工作 | |||||
你了解PCB設(shè)計(jì)嗎?你知道電源適配器PCB板設(shè)計(jì)前要做那些準(zhǔn)備么?今天就讓玖琪電源帶你一起學(xué)習(xí)一下PCB設(shè)計(jì)基礎(chǔ)知識(shí)吧! 1.前期準(zhǔn)備 包括準(zhǔn)備元件庫(kù)和原理圖。在進(jìn)行PCB設(shè)計(jì)之前,必須先確定設(shè)計(jì)策略,這樣才能指導(dǎo)諸如選擇元器件、確定工藝和控制PCB生產(chǎn)等工作。就信號(hào)完整性而言,應(yīng)預(yù)先進(jìn)行調(diào)研,以形成規(guī)則或設(shè)計(jì)準(zhǔn)則,從而確保設(shè)計(jì)結(jié)果不出現(xiàn)明顯的信號(hào)完整性問題、串?dāng)_問題或時(shí)序問題。有些IC制造商提供設(shè)計(jì)準(zhǔn)則,然而這樣的準(zhǔn)則可能存在一定的局限性,按照這樣的準(zhǔn)則可能根本設(shè)計(jì)不了滿足信號(hào)完整性要求的PCB。PCB元件封裝庫(kù)要求較高,它直接影響PCB的安裝;原理圖SCH元件庫(kù)要求相對(duì)寬松,但要注意定義好管腳屬性和與PCB元件封裝庫(kù)的對(duì)應(yīng)關(guān)系。 2.PCB的疊層 電路板的疊層安排是對(duì)PCB的整個(gè)系統(tǒng)設(shè)計(jì)的基礎(chǔ)。疊層設(shè)計(jì)如有缺陷,將最終影響到電源適配器的EMC性能。與制造和成本分析人員交流,可以確定PCB的疊層誤差,還可以發(fā)現(xiàn)PCB的制造公差。例如,如果指定某層是50Ω阻抗控制,制造商是怎樣測(cè)量并確保這個(gè)數(shù)值的?期望的制造公差及在PCB上期望的絕緣常數(shù)是多少?線寬和間距的允許誤差、接地層和信號(hào)層的厚度及間距的允許誤差是多少?依據(jù)上述數(shù)據(jù),就可以選擇疊層了。 在理想的信號(hào)完整性情況下,所有高速節(jié)點(diǎn)應(yīng)該在阻抗控制內(nèi)層布線(如帶狀線)。但實(shí)際情況是,電源適配器設(shè)計(jì)者必須經(jīng)常使用外層進(jìn)行所有或部分高速節(jié)點(diǎn)的布線。要使信號(hào)完整性最佳并保持PCB去耦,就應(yīng)該盡可能將接地層/電源適配器層成對(duì)布放。如果根本就沒有電源適配器層,很可能會(huì)遇到信號(hào)完整性問題。還可能遇到這樣的情況,即在未定義信號(hào)的返回通路之前,很難仿真或模擬PCB的性能。 3.串?dāng)_和阻抗控制 阻抗控制(eImpedance?Controling),線路板中的導(dǎo)體中會(huì)有各種信號(hào)的傳遞,來自鄰近信號(hào)線的耦合將導(dǎo)致串?dāng)_的發(fā)生,并改變信號(hào)線的阻抗。對(duì)相鄰的平行信號(hào)線進(jìn)行耦合分析,可以確定信號(hào)線之間或各類信號(hào)線之間的安全或預(yù)期間距(或者平行布線長(zhǎng)度)。比如,欲將時(shí)鐘到數(shù)據(jù)信號(hào)節(jié)點(diǎn)的串?dāng)_限制在100mV以內(nèi),使信號(hào)布線保持平行,可以通過計(jì)算或仿真,找到在任何給定布線層上信號(hào)之間的最小允許間距。同樣,如果設(shè)計(jì)中包含重要的阻抗節(jié)點(diǎn)(或者是時(shí)鐘,或者是專用高速內(nèi)存架構(gòu)),就必須將布線放置在一層(或若干層)上以得到期望的阻抗。 4.重要的高速節(jié)點(diǎn) 延遲和時(shí)滯是進(jìn)行時(shí)鐘布線時(shí)必須考慮的關(guān)鍵因素。因?yàn)闀r(shí)序要求嚴(yán)格,這種節(jié)點(diǎn)通常必須采用端接器件才能達(dá)到最佳的信號(hào)完整性質(zhì)量。要預(yù)先確定這些節(jié)點(diǎn),同時(shí)將調(diào)節(jié)元器件放置和布線所需要的時(shí)間加以計(jì)劃,以便調(diào)整信號(hào)完整性的設(shè)計(jì)指標(biāo)。 5.技術(shù)選擇 不同的驅(qū)動(dòng)技術(shù)適用于不同的任務(wù)。信號(hào)是點(diǎn)對(duì)點(diǎn)的,還是一點(diǎn)對(duì)多抽頭的?是從電路輸出,還是留在相同的PCB上?允許的時(shí)滯和噪聲裕量是多少?作為信號(hào)完整性設(shè)計(jì)的通用準(zhǔn)則,轉(zhuǎn)換速度越慢,信號(hào)完整性就越好。50MHz時(shí)鐘采用500ps上升時(shí)間是沒有理由的。一個(gè)2~3ns的擺率控制器件速度要足夠快,才能保證信號(hào)完整性的品質(zhì),并且有助于解決諸如輸出同步交換(SSO)和電磁兼容(EMC)等問題。 在新型FPGA可編程技術(shù)或用戶定義的ASIC中,可以發(fā)現(xiàn)驅(qū)動(dòng)技術(shù)的優(yōu)越性。在設(shè)計(jì)階段,要從IC供應(yīng)商那里獲得合適的仿真模型。為了有效地覆蓋信號(hào)完整性仿真,需要一個(gè)信號(hào)完整性仿真程序和相應(yīng)的仿真模型,如IBIS(Input/OutputBufferInformationSpecification)模型。 最后,在預(yù)布線和布線階段,應(yīng)該建立一系列的設(shè)計(jì)指南,包括目標(biāo)層阻抗、布線間距、傾向采用的元器件工藝、重要節(jié)點(diǎn)拓?fù)浜投私右?guī)劃。 6.預(yù)布線階段 布局設(shè)計(jì)即是在PCB板框內(nèi)按照設(shè)計(jì)要求擺放器件。預(yù)布線信號(hào)完整性規(guī)劃的基本過程是,首先定義輸入?yún)?shù)范圍(驅(qū)動(dòng)幅度、阻抗、跟蹤速度等)和可能的拓?fù)浞秶ㄗ钚?最大長(zhǎng)度、短線長(zhǎng)度等),然后運(yùn)行每個(gè)可能的仿真組合,分析時(shí)序和信號(hào)完整性仿真結(jié)果,最后找到可以接受的數(shù)值范圍。將工作范圍解釋為PCB布線的約束條件??梢圆捎貌煌浖ぞ邎?zhí)行此類“清掃”準(zhǔn)備工作,布線程序能夠自動(dòng)處理此類布線約束條件。對(duì)多數(shù)用戶而言,時(shí)序信息實(shí)際上比信號(hào)完整性結(jié)果更為重要,互連仿真的結(jié)果可以改變布線,從而調(diào)整信號(hào)通路的時(shí)序。 在其他應(yīng)用中,這個(gè)過程還可以用來確定與系統(tǒng)時(shí)序指標(biāo)不兼容的引腳或元器件的布局。有可能完全確定需要手工布線的節(jié)點(diǎn)或不需要端接的節(jié)點(diǎn)。對(duì)于可編程器件和ASIC來說,為了改進(jìn)信號(hào)完整性設(shè)計(jì)或避免采用分立端接器件,還可以調(diào)整輸出驅(qū)動(dòng)的選擇。電源適配器布局設(shè)計(jì)依靠電路板設(shè)計(jì)師的電路基礎(chǔ)功底與設(shè)計(jì)經(jīng)驗(yàn)豐富程度,對(duì)電路板設(shè)計(jì)師屬于較高級(jí)別的要求。初級(jí)電路板設(shè)計(jì)師經(jīng)驗(yàn)尚淺、適合小模塊布局設(shè)計(jì)或整板難度較低的PCB布局設(shè)計(jì)任務(wù)。 PCB制板?在PCB正式加工制板之前,電路板設(shè)計(jì)師需要與PCB甲供板廠的PE進(jìn)行溝通,答復(fù)廠家關(guān)于PCB板加工的確認(rèn)問題。這其中包括但不限于:PCB板材型號(hào)的選擇、線路層線寬線距的調(diào)整、阻抗控制的調(diào)整、PCB層疊厚度的調(diào)整、表面處理加工工藝、孔徑公差控制與交付標(biāo)準(zhǔn)等。
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| 發(fā)布時(shí)間:2019.07.11 來源:電源適配器廠家 |
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